cpu制程工艺与纳米技术

cpu的制程工艺，从14nm起，进展变得非常缓慢，摩尔定律已经失效了。

因为电子隧道效应的存在，公认的晶体管制程极限是5nm。

根据量子力学计算，硅芯片中线宽低于10nm左右的时候，

电子的量子隧道效应将占据主要地位，电子不再沿着预先

设计好的电路运行，而是任意穿过10nm以下的绝缘壁。

因此目前预计可能的线宽极限是1~10nm，不会低于一纳米。

芯片商最关心的可能就是成本问题了，“摩尔定律的终结不是技术问题，而是经济问题。” 鲍特姆斯说，包括英特尔在内的一些公司，依然试图在达到量子效应之前继续缩小元件体积，但是，产品缩得越小，成本越高。

每次产品体积缩小一半，生产商就需要全新的更准确的影印石版机器。如今，建立一条全新的生产线往往需要投入几十亿美元，这个成本仅有少数几家厂商可以承受。而由移动设备带来的市场碎片化，使得筹集这样的资金更加困难。“一旦下一代的每晶体管成本超过现有的成本，产品更新就会停止。”很多业内人士认为，半导体行业已经非常接近这个“产品更新停止”的阶段。

IBM与合作伙伴成功研制出7纳米的测试芯片，延续了摩尔定律，突破了半导体产业的瓶颈。对于IBM而言，7纳米制程技术的后续发展将会影响旗下Power系列处理器的规划蓝图。

据The Platform网站报导，7纳米制程芯片背后结合了许多尚未经过量产测试的新技术，IBM与GlobalFoundries、三星电子（Samsung Electronics）等合作伙伴，对何时能实际以7纳米制程制作处理器与其他芯片并未提出时程表。

IBM这次利用矽锗（silicon germanium）制造一部分的电晶体，因而能减少提升电路表现时进行快速切换的耗电量，而电路都是以极紫外线（Extreme UltraViolet；EUV）光刻技术蚀刻。

IBM研究表示，目前最先进的技术能够制造10纳米芯片，但是利用矽锗制作电晶体通道和EUV光刻，能够缩小电晶体尺寸的一半，同时还能够提升50%的电路电力效率。然而，EUV对于震动特别敏感，制作过程非常精密，因此要量产将有难度，价格也会十分高昂。

7纳米制程可使指甲大小的服务器芯片容纳200亿个电晶体

纳米是什么概念？

1纳米等于十亿分之一米

1米（m）=100厘米（cm）；

1厘米（cm）=10-2m =10毫米（mm）；

1毫米（mm）=10-3m =1000微米（um）；

1微米（um）=10-6m=1000纳米（nm）；

1纳米=10-9m。病毒大小约100纳米

氢原子的直径为01纳米（1纳米=1m-9米）

硅原子大小半径为110皮米，也就是011纳米，直径022nm

水分子的直径为03nm = 3 x 10^(-10)m

DNA分子直径10nm

病毒大小约20-300nm之间，约300nm的属于较大（但不是最大）的病毒、小儿麻痹之病毒约28nm，属于较小（但不是最小）的病毒

细菌的直径也有2,000nm， 2微米，05～5微米

一般细胞大小直径约为10-20微米

小孩子的头发的直径大概就在004毫米左右，40微米，40000nm

成人的头发的直径大概就在007毫米左右，70微米, 70000nm

粗硬的头发的直径是90微米以上,中性的头发的直径是60到90微米以上,细软的头发的直径是60微米以下

水熊虫，初生的时候只有50微米。而最大的只达14毫米。

人的大脑有800～1000亿个神经元细胞，人体总共大约有3万亿个细胞，39万亿个细菌

纳米效应就是指纳米材料具有传统材料所不具备的奇异或反常的物理、化学特性，如原本导电的铜到某一纳米级界限就不导电，原来绝缘的二氧化硅、晶体等，在某一纳米级界限时开始导电。这是由于纳米材料具有颗粒尺寸小、比表面积大、表面能高、表面原子所占比例大等特点，以及其特有的三大效应:

表面效应

小尺寸效应

宏观量子隧道效应

姓名：李沈轩    学号：20181214373    学院：广研院

原文链接 7nm 制程工艺到底指什么？ - 知乎 (zhihucom)

嵌牛导读本文介绍了什么是7nm制程工艺

嵌牛鼻子7nm制程工艺

嵌牛提问7nm 制程工艺到底指什么？

嵌牛正文

随着消费电子产品市场的火热，就算是科技小白，对于7nm 制程工艺这个词也是有所耳闻的，那么7nm 制程工艺到底指的是什么呢 ？

学过半导体器件物理或者微电子相关专业的同学，应该知道，几nm 工艺制程指的是MOS 晶体管的源和漏的距离，也就是Gate Length;

Gate Length 确实是决定MOSFET 的关键尺寸，制程节点以07倍的速度减小，单位面积芯片上晶体管数量以2倍的速度增加。下图中可以看到Gate length的缩小进程，1990年以前Gate length 的减小几乎完全线性，1990年以后减小速度更快，072x/gen, 并且不再完全线性。

所以，用Gate length 来定义制程工艺节点是合理的也是有意义的，那么制程节点命名和实际Gate length 真的是一致的吗？

答案并不是，从035um 制程工艺以后，制程工艺节点和Gate length 以及half pitch 就已经不再完全相符，只是工艺节点和Gate length 都是同步的减小，晶体管的密度同步的增加，而且Gate length 一直都比工艺节点小，所以认为工艺节点的减小就是Gate length 的减小也是可以的，工艺节点可以很好地用来衡量工艺的先进程度。

但是，这种状况在22nm 以下制程时开始变得眼花缭乱，由于3D立体结构FINFET的出现以及各厂商的营销宣传，英特尔以外的厂商在工艺制程的命名上用尽心机，三星和台积电也就是在此时完成了名义上对英特尔的超越。

例如在14nm 工艺节点上，英特尔的14nm比其他厂商的14nm/16nm 在任何维度上都要优越不少，但是并不妨碍其他厂商在商业上取得巨大回报，尝到甜头后的其他厂商在后续工艺节点命名宣传上愈发不可收拾，工艺制程节点开始失去其应有的意义。

面对这种混乱状况，时任英特尔工艺架构和集成总监的Mark Bohr 还一度公开为自家产品打抱不平，声称英特尔10nm工艺的栅极间距是54nm，是同时代10nm最强。

此外，他还发表了一篇名为“让我们清理半导体工艺命名的混乱”的文章。在这篇文章中，Bohr直指业界在半导体工艺命名上的混乱状态，并给出了一个衡量半导体工艺水平的公式。显然，这里针对的就是三星和台积电。

由于制程工艺衡量的混乱，各厂商工艺制程数字已经不能完全衡量制程水平了，也就有了各种不同工艺制程间性能的争议的口水战：

突破常理研发4年,英特尔的10nm芯片工艺,比台积电的7nm还要强wwwbaiducom

在这场争端中，台积电和三星确实有些胜之不武，但是凭借在营销和研发上的双双发力，在后续的先进制程工艺水平上还是完成了对英特尔的实际反超，英特尔也收获了“牙膏厂”的称号。

至此，关于工艺制程的命名有了一个比较明确的定义：

The term " ？ nm" is simply a commercial name for a generation of a certain size and its technology, as opposed to gate length or half pitch

也就是“几nm”制程工艺仅仅只是一个代表某种特定尺寸和技术的商业名称，并不指代实际的 Gate length 或者 half pitch。

类似于中国白酒行业的年份酒，比如5年、10年、30年这样的年份标注，并不是真实窖藏时间，只是一种标识。

FINFET 让晶体管从平面转向了3D立体结构，也就需要更多的参数来衡量晶体管的特征尺寸。

比如 Fin 的高度，Fin 的宽度，Fin 间距 （Fin Pitch），Gate length，Gate width;

此外，业界对于工艺节点的描述又用到了两个特征尺寸，Gate pitch（栅极间距）和Interconnect pitch（内连接间距，最小金属间距MMP，M1 pitch，即第一个金属层的pitch 尺寸，第一个金属层是金属层中尺寸最小的），这两个尺寸围成的方框可以用来衡量一个晶体管的面积（但是方框区域并非就是一个晶体管区域面积），方框面积越小，晶体管的密度也就可以做得越高。

比如上图中，台积电的7nm 制程工艺，Gate pitch 是57nm，Interconnect pitch 是40nm; 不难注意到，英特尔的10nm 制程工艺的 Gate pitch/ Interconnect pitch和台积电的7nm 工艺是差不多的，这也是最终两者的晶体管密度和性能差不多的原因。所以台积电的7nm 制程和英特尔的10nm 制程其实是对等的产品，而不是两代产品的差异，由于命名的差异让台积电的7nm 工艺更加引人瞩目。

下图是 Gate Pitch 和Metal pitch 的示意图，Metal pitch的大小并不是一个完整晶体管的实际高度。

了解完7nm 制程的特征尺寸，看起来其实7nm 制程工艺并没有我们想象的那么小，甚至和7nm这个长度完全没有什么关系，那么7nm 制程工艺的晶体管中就没有特征尺寸在7nm 左右的位置吗？

答案是：还真有。

以下是各厂商7nm 制程工艺的特征尺寸和一些工艺参数，我们可以发现其中有两个比较小的特征尺寸，一个是Fin的宽度只有6nm, 另一个是 Gate length 在8~10nm;

那么7nm 是不是指Fin 的宽度呢？其实早在22nm Finfet 制程工艺的时候，Fin 的宽度就已经做到了8nm，但是由于实际每一个晶体管包含多个Fin, 所以Fin 的宽度并不能作为衡量晶体管密度的特征参数；Gate length也是，Gate length虽然很小，但是如果Gate 间距很大，单位面积可以容纳的晶体管数目依然很少。

下图是实际Finfet 中Fin 的TEM，Fin 的顶端宽度约为8nm：

7nm 制程工艺仅仅只是一个代表某种特定尺寸和技术的商业名称，并不指代实际的 Gate length 或者 half pitch。每个厂商对于7nm 制程工艺都有不同的Gate pitch 和 Interconnect pitch的定义设计，不同厂商相同制程工艺的产品也不完全具有可比性。

英特尔CEO基辛格曾经表示，希望在2025年英特尔能够重返产品领导者的地位，而就在上个月，英特尔在活动上正式透露了2025年目标计划，包括未来5代工艺制程节点线路图，通过彪悍的战略意图超越所有竞争对手，顺带还重新定义命名规则。

如同80486到奔腾，从奔腾到酷睿，每一次英特尔重大改名决策背后，几乎都会带来一段强劲的技术飞跃。这一次，就让我们抽点时间，聊聊英特尔的2025路线图应该怎么理解。

先说结果

如果你想简单了解整件事情，那么下面的表格应该可以帮助你最简单了解英特尔的时间节点。与往常一样，英特尔的技术用于生产和零售之间是有区别的。例如每个工艺节点可能存在数年，新的工艺与是否投入到实际产品中仍然要看市场运营状况，这里你可以理解为AMD再加把劲，让英特尔的牙膏挤猛一点。

回顾今年早些时候基辛格给出的IDM20战略，你可以理解在战略中一共3个要素，分别是：

可以看到第一点和第三点英特尔都在着重强调如何贯彻自己的工艺节点开发节奏，基辛格在近期的2021第三季度财报前瞻电话会议中曾表示，目前英特尔每天生产的10nm晶圆已经超过14nm，这标志着英特尔已经实现了向10nm工艺制程的转变。同时在今年6月份，英特尔还表示下一代10nm产品还需要额外的验证时间，以简化2022年在企业级产品上的部署。

（手机横屏观看更佳）

仍然需要注意，虽然英特尔一直在强调10nm工艺制程与对等产品的优越性，但台积电7nm和5nm的设计在事实上已经超过了英特尔量产芯片的晶体管密程度，并在出货量上超越了英特尔，这也是为什么基辛格全力推动英特尔内部全面改革，并获得董事会支持的动力所在。

Pat Gelsinger

因此这一次路线图的公布就变得非常重要了，这将代表着英特尔未来4年的战略节奏，或者调侃一点说是挤牙膏的进度。从整体上来看，英特尔正在积极改进新品提升进度，以及让技术之间更为模块化匹配更为成熟。

在IDM 20战略中推动整套技术发展的实操人是去年被任命为英特尔技术与制造总经理安凯乐（Ann B Kelleher），这个部门在2020年7月份成立，专注纯粹的技术开发，安凯乐本人在英特尔已经担任了26年工程师，先后管理过Fab 24（爱尔兰），Fab 12（美国亚利桑那），Fab 11X（美国新墨西哥州），以及在英特尔总部担任过制造与运营部门总经理。

Ann B Kelleher

在会议上，安凯乐博士表示，已经在供应商、生态系统学习、组织架构、模块化设计策略、应急计划上做出了重大改变，同时技术团队也将以更精简的方式运行。英特尔将重返技术领先地位目标定义为“每瓦性能指标”表现，也意味着芯片的峰值性能仍然是英特尔发展战略重要计划的一部分。

Fab 11X

接下来，开始我们的长篇大论。

英特尔工艺制程新命名：重新定义有多小

英特尔重新命名工艺制程名称目的是更好的符合现在的行业命名方式，显然在营销手段上，打不过对方耍流氓，最有效的方式就是加入对方，并在其中依靠业界领导能力重塑业界规则，这一点英特尔是相当有魄力的。

其实在大众认知中，英特尔10nm技术等同于台积电7nm已经不再陌生，2D平面转向3D FinFET的时候，数字表达和物理情况之间再无直接关联，在三星带头下沦为营销工具，这样的混乱已经持续了五年之久。

现在我们先把英特尔公布的线路图放出来：

2020年，英特尔10nm SuperFin。 应用于Tiger Lake和Xe-LP独立显卡解决方案SG1和DG1，名称保持不变。

2021年下半年，Intel 7。 应用于Alder Lake和Sapphire Rapids至强可扩展处理器，以前被称为10nm Enhanced Super Fin，相当于10nm制程的晶体管优化产品，每瓦性能相对10nm SuperFin提升10%到15%。其中Alder Lake已经开始批量试产，也就是我们所期待的即将翻盘的12代酷睿。同时在GPU方面，英特尔Xe-HP也划入Intel 7的范畴中。

2022年下半年，Intel 4。 在此之前被称为Intel 7nm，应用于Meteor Lake和下下一代至强可扩展处理器，目前正在实验室测试阶段。英特尔预计每瓦性能能够比上一代提升20%。Intel 4主要会在后端制程（BEOL）中使用更多的极紫外光刻（EUV）。

2023年下半年，Intel 3。 此前称为Intel 7nm+，将增加EUV和高密度库（High Density Libraries）的使用。这里英特尔新模块化战略将会起到作用，例如Intel 3和Intel 4制程将共享一些特性。相对Intel 4，Intel 3每瓦能够提升约18%。

2024年，Intel 20A。 从这里开始就是英特尔制程的转折点，A代表埃米Ångström，10Å等于1nm，在此之前被称为Intel 5nm。由于英特尔在这个时间点将从FinFET转向RibbonFET，即环绕栅极晶体管设计（GAAFET）方向，原来的5nm称呼其实是不准确的。与此同时，英特尔还在这一代工艺上使用PowerVia技术，将供电模块与计算模块尽可能分离，确保信号不受到干扰

2025年，Intel 18A。 无论是技术沟通会议，还是ChinaJoy2021现场英特尔产品总监的分享，分享细节基本到Intel 20A就结束了，但实际上在2025年之后英特尔工艺制程还将迈入Intel 18A。这里将使用ASML最新的EUV光刻机High-NA，能够进行更精确的光刻操作。英特尔表示他们已经成为ASML在High-NA方面的主要合作伙伴，现在已经开始测试第一台High-NA模型。

如果我们把上述的资料进行简略整理，能够看到一个很清晰的思路：

仍然需要注意的是，上面的时间节点只代表工艺节点可能准备就绪的时间，实际产品发布仍然会有变数。例如采用Intel 7工艺的Alder Lake是今年到明年初CES上市，而Sapphire Rapids则可能会到2022年。

为什么要给制程工艺重新命名？

这可能是大多数玩家最关心的一点。无论是英特尔还是对手三星、台积电，用更小的工艺密度名称来展现产品竞争力仍然是主流做法，如果英特尔使用类似台积电、三星奔放的工艺制程命名规则，可能实际操作中市场部仍然需要表达在同等制程称呼下，英特尔的晶体管密度仍然高很多。

因此切换命名赛道可能才是一个最理智的做派，并且也能很好表达在工艺节点没有提升的情况下，实际表现仍然有明显的进步。以Intel 7为例，原来冗长的名称为10nm Enhanced Super Fin，相当于10nm Super Fin的进阶产品，听起来似乎英特尔又在挤牙膏了。

实际上并非如此，比如10nm到10nm Super Fin看似只加长了命名，实际上使用了新的SuperMIM电容器设计，并带来了1GHz以上的频率提升，因此10nm Super Fin到Intel 7之间也注定意味最终性能上的变化。从目前的初步判断来看，每一代工艺的进步，至少可以带来5%到10%的每瓦性能提升，变化很明显。

事实上这套命名思路已经被三星和台积电玩的炉火纯青，例如三星会在8LPP节点设计的基础上，不断的优化，进而衍生出6LPP、5LPE和4LPE，只有到3GAE的时候才会完成全新的技术迭代。同样，台积电10nm、7nm实际上是16nm工艺的优化设计，属于同一个工艺制程节点范围内。但如果看英特尔从Intel 7到Intel 3之间的发展，将会完成2个，以更快的速度完成工艺迭代，也就是英特尔重返巅峰的重要举措之一。

说个题外话，如果当年英特尔将14nm+改名为13nm，14nm++改名12nm，在台积电批量出货5nm产品之前，也许英特尔的处境看起来似乎也没什么太大的问题。

ASML扮演关键角色

在英特尔的报告中，我们会发现ASML无论在任何时间节点都变得非常关键。由于它是目前世界上唯一一家能够给英特尔提供生产机器的公司，英特尔也注定要在ASML上花费大量的资金，以及持续的技术投入。

在这个即将接近“上帝穹顶”的半导体工艺制程领域里，指望一家独大完全是异想天开，早在2021年，英特尔、三星、台积电都对ASML进行了投资，目的就是加速EUV开发，同时将300mm晶圆迁移到4500mm晶圆上。特别是英特尔的21亿美元投资使他们获得了ASML 10%的股份，并且英特尔也表示会持续投资直至增加到25%的占比。

有趣的是，ASML已经在2021年达到了2680亿美元，已经超过了英特尔的市值。

台积电在2020年8月份的一个报告中显示，ASML的EUV光刻机中，有50%用于前沿工艺，而直至现在英特尔还没有任何产品使用EUV制造，直至Intel 4中的后端制程（BEOL）才会加大力度。目前为止，ASML仍然有50台EUV光刻机延迟交付，并计划在2021年生产45到50台EUV光刻机，2022年产量达到50-60台，每台设备标价15亿美元，安装时间需要4到6个月。

ASML的缺货也可能给促使英特尔选择在Intel 4发力的原因，但更重要的是，ASML下一代EUV技术，即High-NA EUV将会成为英特尔的主要制造技术之一。NA与EUV光刻机的数值孔径相关，简单的说是在EUV光束击中晶圆之前，可以重新增强光束宽度，击中晶圆的光束越宽，强度就越大，刻画出的电路则越准确。

而如果依靠现在的工艺，一般会使用一维或二维光刻特征的双重图案化，亦或者四重图案化来实现类似的效果，但会严重的降低产量，而High-NA EUV则不会遇到这个问题，显然也更符合英特尔的预期。

如果一切顺利，英特尔可能会在2024年获得第一台High-NA EUV光刻机，并在随后逐步增加，数量越多，对英特尔的产量和优势也将越有利。

翻盘技术点1：RibbonFET

拥有更好的光刻机是远远不够的，芯片设计将会成为英特尔重返巅峰的另一个砝码。这里英特尔着重介绍了RibbonFET和PowerVias。

在目前的普遍认知中，常规FinFET一旦失去增长动力，整个半导体制造行业会转向GAAFET，也就是Intel 20A中提到的环绕栅极晶体管设计（GAAFET）。为了便于大家理解，英特尔将其命名为RibbonFET。

RibbonFET的特点是拥有多层灵活宽度的晶体管以驱动电流。与FinFET依赖于源极/漏极的多个量化鳍片和多个鳍片轨迹的单元高度不同，RibbonFET允许单个鳍片长度可变，并且允许针对每个独立单元进行功率、性能、面积优化，相当于每一个单元的模块都可以再定义电流，变化更为多样性。

资料来自三星

英特尔同样也是GAAFET的推动者之一，在RibbonFET的展示PPT中，可以看到同时使用了PMOS和NMOS器件，看起来像4堆栈结构。而堆栈越多，增加的工艺步骤也就会越繁琐。

不过与对手相比，英特尔的速度确实有些落后。台积电计划在2nm制程上过度到GAAFET，时间节点为2023年之后，三星则计划在3GAP制程上部署更多产品，时间节点同样为2023年。而英特尔的RibbonFET需要2024年上半年才会付诸实践，并且实际产品还需要再往后延期一段时间。

翻盘技术点2：PowerVias

PowerVias是Intel 20A另一个重要设计之一。

现代电路设计是从晶体管层M0开始，向上不断叠加大尺寸额外金属层，以解决晶体管和处理器缓存、计算单元等各个部分之间的布线问题。高性能处理器通常有10到20层金属层，最外层晶体管负责外部通讯。

而在PowerVias中，晶体管被放置于设计中间，晶体管一侧放置通讯线，允许芯片之间各个部分进行通讯，所有电源相关的设计放在另一侧，更确切的说，是晶体管背面，也就是我们常说的背面供电。

从整体来看，电源部分与通讯部分分开可以简化很多不必要的麻烦，比如电源供电导致信号干扰。另一方面按，更近的通讯距离能够降低能量损耗，运行方式更为高效。

当然，背面供电也并非十全十美，它对设计和制造都提出了更高的要求，例如在设计制造晶体管的时候，就必须更早的发现设计和制造缺陷，而不是现在可以供电与晶体管设计交替进行。同时由于供电部分的翻转意味着实际发热的时候，需要考虑热量对信号的影响等等。

不过背面供电技术在行业内其实被提出很多年，ARM和IMEC在2019年联合宣布在3nm工艺的ARM Cortex-A53实现类似的技术，特别是在现在设计下，工艺节点提升开始难以换来对等的高性能，改变设计思路无疑是合理的解决方案。

下一代封装：EMIB和Foveros

除了工艺节点，英特尔还需要推进下一代封装技术。高性能芯片需求再加上困难的工艺节点开发，都使得处理器不再是单一的硅片，而是无数更小的芯片、模块组合在一起，因此就需要更好的封装和桥接技术。英特尔EMIB和Foveros就是其中的两个。

EMIB：嵌入式多芯片互联桥接

桥接技术最早给2D平面芯片桥接设计的。通常而言，两个芯片之间的相互通讯最简单的方法是穿过基板形成数据通路。基板是由绝缘材料层组成的印刷电路，其中散布着蚀刻轨道和金属迹线。根据基板的质量、物理协议和使用标准，可以得出传输数据时达到电力、带宽损耗等等，这是最便宜的选择。

基板的进阶形式是，两个芯片通过一个中介层桥接。中介层通常是一大块硅片，面积足以让两个芯片贴合。类似于插座一般，硅片对应不同芯片会提供相应的接口，并且由于数据从硅片移动到硅片，功率损失要比基板小得多，带宽也更高，缺点是作为中介层的硅片也需要额外制造，制程通常在65nm以上，并且所涉及的芯片要足够小，否则成本降不下来。

英特尔EMIB则正好是中介层硅片以及基板的融合体。英特尔没有使用大型的中介层，而是用小硅片将其嵌入到基板中，从而变成具备插口的桥接器，这使得桥接性能不会受到硅片成本过大，以及基板效率过低的影响。

但EMIB嵌入基板其实并不容易，英特尔已经给为此花费了数年时间和资金完善这项技术，并且桥接过程中必然会存在良品率的问题，即使每个芯片桥接都能达到99%的林频率，一旦多个芯片同时桥接，则会下降到87%。

目前已经投放市场的EMIB技术有几款产品，包括Stratix FPGA 和 Agilex FPGA 系列，以及前段时间在消费端火热的Kaby Lake-G，将英特尔CPU和AMD GPU融合。接下来英特尔还计划在超级计算机图形处理器Ponte Vecchio、下一代至强Sapphire Rapids，2023年消费级处理器Meteor Lake，以及GPU相关芯片使用这项技术。

在EMIB线路图上，英特尔计划在未来几年内继续缩小EMIB的触点间距，以获得更多的连接性能。2017年发布的第一代EMIB触点间距为55微米，第二代EMIB将达到45微米，第三代EMIB则可能达到35微米。

Foveros：真正的叠叠乐

在2019年，英特尔在Lakefield上第一次使用了Foveros芯片到芯片的堆叠技术，虽然Lakefield这款低功耗移动处理器已经停售，但是芯片到芯片堆叠技术开始陆续在其他产品中推广开来。在很大程度上，芯片堆叠与EMIB部分中介层技术相似，所不同的是顶部的内插器、基片需要上一层芯片的完整有源供电。例如Lakefield处理器部分使用的是10nm制程，但诸如PCIe通道、USB接口、安全性以及IO相关则通过22FFL低功耗制程连接。

虽然这仍然属于EMIB技术的2D缩放范畴，但实际上这个操作已经完成了完整的3D堆叠，并且功率损失更小，连接性更好，第一代Foveros触点间距为50微米，而第二代Foveros则可以做到36微米触点间距，连接密度增加一倍，最快会在消费级处理器Meteor Lake用上。

如果你听说过英特尔封装技术，缩写ODI，即Omni-Directional Interconnect可能听说过，这是一个允许使用悬臂硅的封装技术名称，在Foveros上变成了第三代Foveros Omni。

Foveros Omni使得原本第一代Foveros的顶部芯片尺寸限制被取消，可以允许每层多个尺寸芯片叠加。因为Foveros Omni允许铜柱通过基板一直延伸到供电部分，因此解决了大功率硅通孔（TSV）在信号中造成局部干扰的窘境。此时Foveros Omni触点间距降低到25微米。如果一切顺利，Foveros Omni将会在2023年为批量生产做好准备。

紧接着第四代Foveros Direct能够将触点间距降到的10微米，密度是Foveros Omni的六倍，并且使用全铜连接，拥有更低的功耗和电阻，推出的时间也在2023年，与Foveros Omni同步，以应对不同成本和情况的解决方案。

写在最后：性能突破终有时

英特尔给我们描绘了一个2025年的芯片制造的宏伟蓝图，而推动庞大计划背后可能会有数百家供应商与客户的谈判，而为了推进这项计划，英特尔也不惜重金聘请以往在英特尔就职的专家和研究人员，进而推进当前的研究进度。

如果想从每瓦功率上有所突破，唯有不断的将工艺、封装、设计向前推进，同时考虑到客户和市场的实际需求，做到多方面平衡相当不容易，但至少，我们看到了英特尔对重返巅峰充满决心。

一说到2D或者3D，总是让人想到视觉领域中的效果，然而在半导体领域，3D技术带来的革命更叹为观止，早些年的FinFET和3D NAND只是个开始。从去年12月初英特尔公布新架构路线，到1月初CES 2019上拿出M2 SSD大小的整台电脑，这样的速度，你不得不更上！

到底是什么决定着产品质的飞越，销量徘徊不前的PC到底路在何方？英特尔在此次CES上给了大家答案和思考。

"早"在2011年年中，英特尔推出了向空间要性能的Tri-Gate 3D晶体管技术，成为LSI取代电子管之后，半导体制程革命的新标志。该技术就是今天已经广为各大半导体厂商所采用的FinFET。

从2013年开始，多家主流的Flash厂商开始陆续推出3D NAND产品，最早推出该类产品的三星称之为V-NAND。与该技术普及相伴的是MLC向高堆叠TLC的技术演进，SSD进入寻常百姓家。

在这股浪潮中，英特尔/美光并不是十分积极，直到2015年才少量推出了使用相对独特的浮栅技术的3D NAND产品。真正的大招是他们同时宣布，2017年初正式推出成品的3D XPoint技术，英特尔称之为Optane（傲腾），比单纯的3D NAND只讲求容量增加，更多了一重性能（速度、延迟、寿命）的大幅提升。

可以说，半导体业界近年来每次大的技术飞越，都与3D化——从平面向空间要增长密不可分。而其中，英特尔的角色都是那么的微妙和关键。

刚刚公布就接近产品化的3D封装技术Foveros，将用多么"了不起（Foveros希腊语含义）"的成就改变半导体产业呢？

制程制程，制程是什么？无论是英特尔推演在的14nm、刚刚宣布2019年进入的，还是TSMC于去年下半年开始量产7nm，简单的描述是线宽，是晶片组成的半导体里弄中的道路宽度。路窄不是问题，关键是一方面要能保证车辆正常通行，另一方面还要防止路两侧房间不会隔路"相望"。英特尔不断的14nm制程优化过程，就是路不变窄的情况下，尽可能盖上更多的房间、住下更多的晶体管。同理，7nm的马路虽窄，但若不能很好地隔离不同"房间"间的干扰，房间的实际面积或距离，并不能随同制程改进而缩小，也就是晶体管密度没有增加，一切都等于白搭。

虽然FinFET技术已经完全普及，但是由于大多数CPU或SoC内部结构复杂、同时具有电气性能差异巨大的众多功能模块，FinFET技术只能实现单个晶体管，或者说栅极的空间布局，晶体管本身无法实现多层堆叠，即3D化。在这种情况下，CPU和SoC只能基于单片晶圆生产，同等制程情况下，对应DIE的面积反映出晶体管的数量，间接地呈现芯片性能。这也是摩尔定律已死的理论根源。

3D封装技术，在这里起到了革命性的作用，下面的故事有点像立体种植，把从面积要的产能改为向空间要。

立体种植晶体管，对不起，暂时还不能。3D封装说得很清楚，就是在空间中而不是平面化封装多个芯片。也许你会说，这有什么新鲜的，芯片堆叠技术不是老早之前就被广泛使用了么，无论是DRAM还是NAND，都已广泛采用堆叠技术，特别是NAND已经从128层甚至更多层迈进。而智能手机所使用的SiP芯片，也是将SoC与DRAM堆叠在一起的。

DRAM/NAND堆叠相对简单，由于各层半导体功能特性相同，无论是地址还是数据，信号可以纵穿功能完全相同的不同楼层，就像是巨大的公寓楼中从底到顶穿梭的电梯。存储具有Cell级别的高度相似性，同时运行频率相对不高，较常采用这种结构。

SoC和DRAM芯片的堆叠，采用了内插器或嵌入式桥接器，芯片不仅功能有别，而且连接速度高，这样的组合甚至可以完成整个系统功能，因此叫SiP（System in Package）更准确。SiP封装足够小巧紧凑，但是其中功能模块十分固定，难以根据用户需要自由组合IP模块，也就是配置弹性偏低。

在去年年初，英特尔推出Kaby Lake-G令人眼前一亮，片上集成AMD Vega GPU和HBM2显存的Kaby Lake-G让EMIB（嵌入式多芯片互连桥接）封装技术进入人们眼帘，而该技术还只是2D封装，也就是所有芯片在一个平面上铺开。

现在，英特尔已准备好将3D封装引入主流市场，也就是Foveros。Foveros 3D封装将多芯片封装从单独一个平面，变为立体式组合，从而大大提高集成密度，可以更灵活地组合不同芯片或者功能模块。

多IP组合灵活（异构），并且占用面积小、功耗低，是Foveros最显著的特点。特别是结合上英特尔10nm制程，摩尔定律从晶体管密度（2D）到空间布局（3D）两个维度得到延续。

Lakefield是英特尔在CES 2019上披露的全新客户端平台的代号，该平台支持超小型主板，有利于 OEM 灵活设计，打造各种创新的外形设计。该平台采用英特尔异构 3D封装技术，并具备英特尔混合CPU架构功能。借助Foveros，英特尔可以灵活搭配3D堆叠独立芯片组件和技术IP模块，如I/O和内存。混合CPU架构将之前分散独立的CPU内核结合起来，支持各自在同一款10nm产品中相互协作：高性能Sunny Cove内核与4个Atom内核有机结合，可有效降低能耗。英特尔宣布预计将于2019年下半年推出使用这种全新3D堆叠技术的产品。

这颗Foveros 3D封装技术打造的硬币大小的芯片，从下至上，依次是封装基底（Package）、底层芯片（Bottom Chip）、中介层（Active Interposer，中介层上的上层芯片可以包括各种功能，如计算、图形、内存、基带等。中介层上带有大量特殊的TSV 3D硅穿孔，负责联通上下的焊料凸起（Solder Bump），让上层芯片和模块与系统其他部分通信。

该芯片封装尺寸为12mm×12mm、厚1mm，而内部3D堆叠封装了多个模块：基底是P1222 22FFL（22nm改进工艺）工艺的I/O芯片；之上是P1274 10nm制程计算芯片，内部整合了一个Sunny Cove高性能核心、4个Atom低功耗核心；PoP整合封装的内存芯片。据称，整颗芯片的功耗最低只有2mW，最高不过7W，注意，这可是高性能的x86架构芯片，不是ARM的哟！

围绕这颗芯片制成的电脑主板尺寸缩小到一块M2规格SSD大小，要知道此前Core m SoC平台主板的面积小1/2以上。

同时Sunny Cove 高性能核心将提供用于加速 AI 工作负载的全新集成功能、更多安全特性，并显著提高并行性，以提升 游戏 和媒体应用体验，特别是其高级媒体编码器和解码器，可在有限功耗内创建4K视频流和8K内容。另外，从Ice Lake开始，英特尔承诺的直接集成Thunderbolt 3和支持Wi-Fi 6（80211ax）等功能也将落地，全面增强连接性能。

此后，10nm技术将逐步拓展到桌面级产品领域、Foveros 3D封装的Lakefield，而至强可扩展（Xeon Scalable）平台（Ice Lake-SP）则将在2020年进行升级。

随着东京奥运会的临近，英特尔的5G技术也在加紧部署。其中代号为Snow Ridge的首款10nm 5G无线接入和边缘计算的网络系统芯片，将把英特尔的计算架构引入无线接入基站领域，从而充分让其计算功能在网络边缘进行分发。CES 2019上，英特尔展示了基于Snow Ridge平台的一款小型无线基站，整个设备的体积非常小巧，而这颗芯片示Snow Ridge也采用了Foveros 3D封装工艺，交付时间为今年下半年。

新制程与新封装，一直是英特尔称霸半导体领域的基石。2011年的22nm+Tri-Gate，2019年的10nm+Foveros，摩尔定律的世界依然宽广。

等待了数年，英特尔新技术将再次改变世界，起点仍将是集各领域发展前沿于大乘的PC领域。在可以预见的将来，AI加持的CPU仍将是核心计算单元，经过重新构建的CPU架构，无论是从Sunny Cove开始的新一代酷睿微架构，还是Lakefield所展现的混合CPU架构，都极大地平衡了性能与功耗，将高性能、小型化与长续航推向新的高度。在最新发布的一批9代酷睿处理器上，新的"F"后缀产品已经不再集成核显，与Ice Lake走向市场前后脚，英特尔回归独显市场的首款产品Arctic Sound也将上市，随后的13代产品Jupiter Sound更是再推翻番的性能。再加上本地连通的PCI-E 40、扩展连接的集成Thunderbolt 3，结合了5G和Wi-Fi 6的"永远在线"，存储上的Optane Memory及Optane SSD，无所不能的PC在英特尔技术的打造下正在浮出水面，PC的世界依然相当精彩。

所谓第2代10nm工艺，它的全称叫做“Low Power Plus”，简称“LPP”。其实从名字就可以知道，它的性能更强，而官方表示，第2代10nm工艺可提高10%的性能，提升15%的功耗效率。

考虑到骁龙835都是三星电子代工生产，那骁龙845理应也由三星电子代工生产，毕竟二者在合作期间并没有出现什么不愉快的新闻。但知名数码博主@戈蓝V却表示：“所以9810上10LPP稳了，而SDM845应该还是10LPE……”

“SDM845”正是骁龙845处理器，而目前所知道的有关845处理器的消息有：该处理器由四个26GHz的大核和四个17GHz的小核组成，GPU升级为Adreno 630，支持最高前后2500万像素双摄，整合X20基带，支持80211ad Wi-Fi网络，最高下载速度达12Gbps。

由于骁龙845无缘最新工艺，所以该处理器的频率虽有升级，但算不上大幅度换代更新。

我们在 ExtremeTech 上讨论了很多半导体工艺节点，但是从技术上讲，我们并不经常提及什么是半导体工艺节点 。 随着 Intel 的 10nm 节点进入生产阶段，对于半导体工艺节点的困惑越来越多了，而且对于台积电和三星的技术是不是优于英特尔（以及如果拥有的优势，他们拥有多少优势），也打上了问号。

半导体工艺节点通常以数字命名，后跟纳米的缩写：32nm，22nm，14nm等。CPU 的任何功能与节点名称之间没有固定的客观联系。半导体工艺节点的命名方式也并非总是如此，在大约 1960s-1990s ，节点是根据门的长度来命名的。IEEE 的这张图显示了这种关系：

长期以来，栅极长度（晶体管栅极的长度）和半间距（芯片上两个相同特征，如栅级，之间的距离的一半）与过程节点名称相匹配，但最后一次是 1997年 。半间距又连续几代与节点名匹配，但在实际意义上两者并没有什么关系。实际上，特征尺寸和芯片实际上的样子匹配，已经是很长很长时间之前的事情了。

如果我们达到几何比例缩放要求以使节点名称和实际特征尺寸保持同步，那么六年前我们就该将生产线降至 1nm 以下（这怎么可能嘛）。我们用来表示每个新节点的数字只是代工厂为了宣传选取的数字。早在2010年，ITRS（国际半导体技术发展蓝图，稍后对此组织进行详细介绍）把在每个节点上应用的技术集称为“等效扩展”（而不是几何扩展）。当我们接近纳米级的极限时，宣传可能会开始使用埃而不是纳米，或者可能会使用小数点。当我开始在这个行业工作时，通常会看到记者提到微米而不是纳米的工艺节点，例如 018微米或 013微米，而不是 180nm 或 130nm。

半导体制造涉及大量的资本支出和大量的长期研究。从论文采用新技术到大规模商业化生产之间的平均时间间隔为10到15年。几十年前，半导体行业认识到，如果存在针对节点引入的通用路线图以及这些节点所针对的特征尺寸，这对每个电子工业的参与方都是有利的。这将允许生产线上的不同位置的厂商同时克服将新节点推向市场遇到的难题。多年来，ITRS（国际半导体技术路线图）一直在发布该行业的总体路线图。这些路线图长达15年之久，为半导体市场设定了总体目标。

ITRS于1998-2015年发布。从2013年至2014年，ITRS重组为ITRS 20，他们很快意识到传统的推进方法遇到了理论创新的瓶颈，新组织的任务目标是为大学、财团和行业研究人员提供“未来的主要参考方向，以激发技术各个领域的创新”，这个目标也要求新组织大幅扩展其覆盖范围和覆盖范围。ITRS就此宣布退休了，成立了一个新的组织，称为IRDS（国际设备和系统路线图），其研究的范围大得多，涉及更广泛的技术。

范围和重点的转移反映了整个代工行业正在发生的事情。我们停止将栅极长度或半间距与节点大小绑定的原因是，它们要么停止缩小，要么缩小的速率减慢。作为替代方案，公司已经集成了各种新技术和制造方法，从而继续进行节点缩放。在40 / 45nm，GF和TSMC等公司推出了浸没式光刻技术。在32nm处引入了双图案。后栅极制造是28nm的功能。FinFET是由Intel在22nm处引入的，而其他公司则是在14 / 16nm节点处引入的。

公司有时会在不同的时间推出功能。AMD和台积电推出了40 / 45nm浸没式光刻技术，但英特尔等到32nm才使用该技术，并选择首先推出双图案。GlobalFoundries和台积电开始在32 / 28nm使用更多的双图案。台积电在28nm处使用后栅极构造，而三星和GF使用先栅极技术。但是，随着进展变得越来越慢，我们已经看到公司更加依赖于营销，拥有更多定义的“节点”。像三星这样的公司，没有像以前一样瀑布式下降节点名字（90、65、45），而是给不同的工艺节点起了数字部分相同的名字：

我认为您可以吐槽该产品名称不明不白，因为除非您有清晰的图表，否则很难分辨哪些流程节点是早期节点的演变变体。

尽管节点名称不 依赖 于任何特征尺寸，并且某些特征尺寸已停止缩小，但半导体制造商仍在寻找改善关键指标的方法。这是真正的技术进步。但是，由于现在很难获得性能上的优势，并且更小的节点需要更长的开发时间，因此公司正在尝试更多所谓的改进实验。例如，三星正在准备比以前更多的节点名称。那是某种营销策略，而不是他们真的能做出来多么超前的改进。

因为英特尔10纳米制程的制造参数非常接近台积电和三星用于7纳米制程的值。下面的图表来自WikiChip，但它结合了英特尔10nm节点的已知功能尺寸和台积电和三星7nm节点的已知功能尺寸。如您所见，它们非常相似：

delta 14nm / delta 10nm列显示了每个公司从其上一个节点开始将特定功能缩小的程度。英特尔和三星的最小金属间距比台积电更严格，但是台积电的高密度SRAM单元比英特尔小，这可能反映了台湾代工厂的不同客户的需求。同时，三星的单元甚至比台积电的单元还要小。总体而言，英特尔的10nm工艺达到了许多关键指标，台积电和三星都将其称为7nm。

由于特定的设计目标，单个芯片可能仍具有偏离这些尺寸的功能。制造商提供的这些数字是给定节点上的典型预期实现方式，不一定与任何特定芯片完全匹配。

有人质疑英特尔的10nm +工艺（用于Ice Lake）在多大程度上达到了这些宣传的指标（我相信这些数字是针对Cannon Lake发布的）。的确，英特尔10纳米节点的预期规格可能会略有变化，但14纳米+也是14纳米的调整，10nm+肯定比14nm工艺有非常大的改进。英特尔已经表示，一定会把10nm工艺节点的晶体管密度相对14nm增加27倍作为目标，因此我们将推迟任何有关10nm +可能略有不同的猜测。

理解新流程节点的含义的最佳方法是将其视为总括性术语。当一家代工厂商谈论推出一个新的流程节点时，他们所说的其实是：

“我们创建了具有更小特征和更严格公差的新制造工艺。为了实现这一目标，我们集成了新的制造技术。我们将这组新的制造技术称为流程节点，因为我们想要一个总括的术语，向大众传递我们改进了某些具体的工艺参数。”

关于该主题还有其他问题吗？将它们放到下面，我会回答他们。